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12进制计数器设计方案汇总(五款模拟电路设计原理及程序分享)

发布人:fanxiaoxi 时间:2024-08-09 收藏

本文为大家带来五种不同的12进制计数器设计方案。

12进制计数器设计方案一:用74161设计十二进制计数器

1.74161为十六进制计数器,设计十二进制计数器时1片就可以满足要求。

2.新建BDF文件及保存工程同前篇。

3.将所需要的元器件和引脚拖入区域内并完成连接,如图1所示

图1 十二进制计数器连接图

4.建立VWF文件,仿真后得到结果如图2

仿真波形图

12进制计数器设计方案二:用verilog语言实现十二进制计数器

程序代码

仿真结果

12进制计数器设计方案三:异步十二进制加减法计数器设计1

VHDl设计思路

设计中,CP 是时钟输入端,下降沿有效;Rd 为清零控制端,低电平有效; updown 为计数方式控制端,updown=“1”时作加法计数,updown=“0”时作减法计数。在计数工作之前,先由Rd 给一个清零信号,使四个数据输入值都为“0”。y3,y2,y1,y0 为四个数据输出端,这就实现了异步清零。当Rd=“1”时,计数器进行加法计数,即从“0000”依次计数到“1011”,当updown= “0”,updown=“1”,Rd=“1”时,计数器进行减法计数。

程序设计



关键词: 计数器

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