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如果DAC使用方波(比如ECL)时钟，两个DAC之间的同步可以用如图所示的简单的高速逻辑电路来实现。为了简单明了，该原理图中的逻辑配置只能实现单端功能。但是实际应用中会使用差分逻辑如ECL来实现高速和低噪声性能。 ......
如果DAC使用锁相环(PLL)合成器来定时，那么同步两个DAC的方法就是每个DAC使用单独的PLL (图7)。DAC1和DAC2的LVDS数据时钟输出相位与参考时钟相比较。这样的话，DAC的内部时钟分频器在时钟生成P......
可以利用Xilinx® FPGA中先进的数字时钟管理程序(DCM)来检测两个MUX-DAC的数据时钟之间的相位差异(图)。DCM1生成一个与DATACLK1和DATACLK2相同频率的时钟。 以时钟周期......
在控制电路中，同步整流采用功率MOSFET管后，由于这种管具有双向导电的特性，为了防止次级电流逆流，必须在电流达到零时(即t＝t3)或零过后一个很短的时间里，关断VSR。为了测量零电流点必须增加一个电流检测环节。该环......
在变压器次级电路将整流二极管换成导通电电阻Ron小的功率MOSFET以后，就构成了如图所示的同步整流电路。 ......
dolphin 2010-08-31
dolphin 2010-08-31
dolphin 2010-08-31
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