基于FPGA的锁相环位同步提取电路

　　基于fpga的锁相环位同步提取电路

　　该电路如图所示，它由双相高频时钟源、过零检测电路、鉴相器、控制器和分频器组成。

　　

该电路由d触发器组成的二分频器和两个与门组成，它将fpga的高频时钟信号clk_xm变换成两路相位相反的时钟信号，由e、f输出，然后送给控制电路的常开门g3和常闭门g4。其中f路信号还作为控制器中的d1和d2触发器的时钟信号。实际系统中，fpga的高频时钟频率为32.768mhz，e、f两路信号频率为32.768/2=16.384mhz。