计数器74LS161的Multisim仿真

74LS161是具有异步置零、计数、预置数和保持功能的可编程集成中规模同步4位二进制加法计数器。

用Muhisim仿真软件虚拟仪器中的字组产生器做信号源产生所需的时钟脉冲、控制信号，用逻辑分析仪显示时钟脉冲、控制信号及状态输出信号的波形，通过仿真实验可直观描述计数器的工作过程。

1、MulTIsim仿真实验方法

Muhisim仿真实验方法如下：

（1）创建电路

确定字组产生器产生74LS161计数器所需的时钟脉冲、控制信号，逻辑分析仪所显示的时钟脉冲、控制信号及状态输出信号。

74LS161计数器可从Muhisim的TTL数字IC库中找出，字组产生器、逻辑分析仪分别从虚拟仪器库中找出。

（2）设置字组产生器

确定字组产生器产生的74LS161计数器所需的时钟脉冲、控制信号等各个字的内容，在字组产生器中依次输入各字组数据，进行所有字组信号的设置。

（3）仿真运行分析

进行实验仿真，分析仿真实验结果。

2、MulTIsim仿真实验举例

74LS161计数器的功能表如表1所示，其中CLK为时钟脉冲输入信号、ENP及ENT为计数控制信号、L0AD为预置数控制信号、CLR为异步置零控制信号、ABCD为预置数输入信号、QAQBQCQD为状态输出信号、RCO为进位输出信号。

2．1、仿真实验电路创建

实验时附加与非门将计数器74LS161用同步置零法构成计数范围为0000～1001的十进制计数器，并用CIR异步置零信号将计数器置于0000初始状态，计数器工作时所用到的工作方式有异步清零、二进制计数和预置数，全面反映了计数器的工作过程。

表174LS161的功能表

构建仿真实验电路如图1所示。其中，字组产生器输出时钟脉冲CLK、异步置0信号CLR，逻辑分析仪显示时钟脉冲/CLK、异步置0信号/CLR、预置数控制信号/LOAD及状态输出信号QA～QD的波形。

图1   集成计数器74LS161的仿真实验电路

注意，MulTIsim10版本中，74LS161的时钟脉冲CLK为下降沿触发，附加反相器74LS04修正为与实际器件一致的上升沿触发方式。