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一种多接口模式、超高速AD转换芯片AAD9430

作者:Lamborghini时间:2009-09-23浏览次数:9951

  摘要:AD9430是AD公司推出的12位模数转换器,它采用3.3V单电源,可提供CMOS和LVDS两种接口模式。文章介绍了AD9430的主要性能,给出了其LVDS和 CMOS两种输出模式的应用电路。

  关键词:AD转换器;双数据口输出; LVDS AD9430

  1 概述

  AD9430是AD公司推出的一种12位高速、低功耗A/D转换器。它采用3.3V单电源供电,因而简化了系统电源设计。AD9430片内自带的参考电压源和采样保持器使其在系统设计中更易于使用。

  

 

  该器件提供有两种数据输出接口模式,即双端口3.3V CMOS输出和LVDS输出。在CMOS模式下,每个通道的数据通过率为105 MSPS,且有交替数据输出和并行数据输出两种方式;在LVDS模式下,数据通过率为210 MSPS,可与带有LVDS接收器的FP-GA芯片进行直接接口。输出数据编码格式有二进制补码和偏移二进制码两种格式可供选择。其中的LVDS接口(即低压差分信号Low Voltage Differential Signaling)是一种低摆幅的电流型差分信号,它可使信号在差分PCB线对或平衡电缆上以几百Mbps的速率传输,而其低压幅和低电流驱动输出则可实现低噪声和低功耗。AD9430的主要特性如下:

  ●采用3.3V单电源供电;

  ●模拟输入频率为65MHz、采样率为210MSPS时,信噪比高达65dB;

  ●采样率为210MSPS时,功耗仅1.3W;

  ●可提供数据同步输入和数据时钟输出;

  ●自带时钟占空比稳定器;

  ●具有极好的线性特性: DNL=±0.3LSB

  INL=±0.5LSB

  

 

  2 内部结构与管脚说明

  图1、图2分别为AD9430采用CMOS模式和LVDS模式的管脚分布图。其主要管脚说明如下:

  S5:满量程调节脚,接高电平时,输入差分信号峰峰值为0.768VP-P;接低电平时,输入差分信号峰峰值为1.536VP-P。

  S4:在CMOS模式下使用,接高时为交替数据输出方式,接低时为并行数据输出;该脚在LVDS模式时接地。

  S2:输出模式选择,接低时为双端口CMOS输出模式;接高时为LVDS输出模式。

  S1:输出数据格式选择,接低时为偏移二进制码;接高时为二进制补码。

  

 

  图3 LVDS模式下的时序图 点击放大

  SENSE:参考电压模式选择脚,使用外部参考电压时,将其接高;悬空时则使用内部电压参考。

  VREF:参考电压输入脚,由SENSE脚决定,可在内部提供一稳定的低噪声1.23V参考电压;当使用外部参考电压时,应使用一个0.1μF的接地电容与外部参考电压相连,该电容的容量偏差应在±5%之内。注意:满量程调节范围与参考电压存在一定的线性比例关系。

  VIN+、VIN-:差分模拟信号输入。

  DS+、DS-:在CMOS模式下,该引脚可用于差分数据同步(输入)。当DS+接高电平,DS-接低电平时,A/D转换器的数据输出和时钟都保持不变。当DS+在时钟的tSDS与tHDS之间出现下降沿时,同步正式开始,而在LVDS模式下,应将DS+接地 ,并将DS-接3.3V。

  CLK+、CLK-:时钟输入脚。当时钟频率小于标称值30MHz时,片内自带的时钟占空比稳定器将不起作用;当输入的时钟频率动态变化时,需要等待1.5μs~5μs,才可得到有效数据(这是不可变的)。其时钟可为差分输入,也可为单端输入,为了得到更好的动态特性,最好采用差分输入方式。

  

 

  LVDSBIAS:LVDS电流输出。在LVDS模式下,该端应加一个3.7kΩ的接地电阻。

  DA0~DA11:CMOS模式下的A端数据输出。

  DB0~DB11:CMOS模式下的B端数据输出。

  OR-A、OR-B:分别为A、B端口超限标志。

  D0-、D0+、……D11-、D11+:LVDS模式下的数据输出端。

  DCO+、DCO-:数据输出时钟。在CMOS 模式下,时钟输出信号二分频后,由DCO+和DCO-两端口输出,该时钟输出信号可以方便地锁存,而且锁存的输入时钟失真很低,但片内时钟缓冲器不能驱动大于5pF的电容;在LVDS模式下,其输出时钟为一个与输入时钟同频率的差分信号,应用时应在接收端接一个100Ω的差分终端电阻。

  

 

  图5 CMOS模式下时序图 点击放大

  OR-、OR+:LVDS模式下的超限标志。

  AGND:模拟地。

  AVDD:模拟电源。

  DRVDD:3.3V数据电源,范围为3.0V~3.6V。

  DRGND:数据地。

  DNC:空脚。

  3 操作时序与应用电路

  3.1 LVDS模式下的接口电路

  图3为LVDS模式下时序图。在LVDS模式下,输出时钟为一个与输入时钟同频率的差分信号;该信号相对输入时钟有一个最大为5ns的延时;第N点的模拟信号采样经过14 个周期后由数据输出端口输出。

  图4为AD9430在LVDS模式下的典型连接。为了得到最佳的动态性能,应使VIN+与VIN-的阻抗匹配。模拟输入要求为差分驱动;若输入为单端信号,则会大大降低信噪比和信号——噪声失真比。为此,可采用宽带变压器(如Minicircuit公司的ADT1-1WT)将单端信号转换为差分信号。

  该电路的输入标称峰峰值为:单端信号为1.5VDIFFP-P,差分信号为768mVp-p×2。使用时应在LVDSBIAS端接一个3.7Ω的接地电阻,该电阻上的电流在片内经过放大后可为各输出端口提供一个3.5mA的电流模式驱动输出,以驱动接有100Ω终端电阻的差分线路,并最终为接收器提供约350mV的电压。

  

 

  图6 CMOS输出模式典型连接图 点击放大

  3.2 CMOS模式下的接口电路

  图5为在CMOS模式下的时序图。由图可见,当同步脉冲DS+的下降沿出现在范围内且在下一时钟上升沿之前时,其采样的模拟信号N将出现在14个时钟周期之后,并从交替输出方式的端口A输出;接下来的一个采样点N+1则在14个周期后从端口B输出。在并行数据输出方式下,第N个采样点的数据将在15个周期后从A端口输出,且其输出时刻与第N+1个采样点的数据从14个周期后从B端口输出的时刻相同。

  图6为AD9430在CMOS模式下交替输出方式的典型连接图。数据同步输入信号可由上电复位信号实现;由于AD9430数据转换输出的速度非常快,因此,应在各输出端口另加锁存电路,以确保接收到数据的正确性。



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