发射应用中多个高速、复用DAC的同步
发射应用中多个高速、复用DAC的同步
摘要：该篇应用笔记给出了多个具有多路输入或集成内插滤波器的高速复用数模转换器(DAC)的同步方法。这样的DAC用于I/Q上变频器或数字波束成形发射器中。这些DAC可提供数据时钟输出用于与数据源的同步。
概述
在很多发射应用中必须产生多路相对相位准确已知的模拟输出。在正交调制器中(图1)，I和Q通道必须具有明确的相位关系来实现镜频抑制。图1中，DAC1和DAC2的延迟必须匹配。使用数字波束成形技术的发射器需要准确地控制大量DAC之间的相对相位。
图2所示是MAX19692的时钟(CLKP，CLKN)和数据时钟(DATACLKP，DATACLKN)接口的简化框图。初始时钟由一个两位计数器四分频后用于锁存数字DAC输入。该计数器可能在四个状态中的任意一个启动(图3)。如果使用两个多路复用DAC，这两个DAC可能会在不同的状态启动。这可能导致DAC1的锁存与DAC2的锁存之间存在-1、0、1或2个时钟周期的延迟。MAX19692的数据时钟输出再由数据输入锁存时钟进行2分频或4分频。然后数据在双倍数据率(DDR)模式下在时钟的两个跳变沿进行锁存，或者在四倍数据率(QDR)模式下在时钟的每90°相位处进行锁存。如果多个DAC的数据时钟延迟相匹配，或数据时钟相互之间反相，那么锁存时钟相匹配。
图3. MAX19692锁存时钟(四种可能的状态)DAC的同步问题有两个方面：
- DAC的锁存时钟之间的相对相位必须被检测。
- DAC之间的相对相位必须被调整直到DAC被合适地定相。
检测DAC之间的相位误差可以通过检测两个DAC之间的数据时钟输出的相位误差来实现。相位检测器可以像一个异或门一样简单，也可以像相频检测器一样复杂。可以通过操作一个或更多个DAC的时钟来实现两个DAC之间的相位调整，直到DAC数据时钟输出的相对相位为零。另外一种方法可以测量数据时钟之间的DAC延迟周期数和相应的延迟数据。下面的段落讲述了I/Q配置中的这两种方法。
通过“吞”脉冲实现DAC相位调整
如果DAC使用方波(比如ECL)时钟，两个DAC之间的同步可以用图4所示的简单的高速逻辑电路来实现。为了简单明了，该原理图中的逻辑配置只能实现单端功能。但是实际应用中会使用差分逻辑如ECL来实现高速和低噪声性能。
MAX19692有四个并行数据端口A、B、C和D。输入DAC的数据序列是An、Bn、 Cn、Dn、An+1、Bn+1、Cn+1、Dn+1、An+2等。12位4 x 4柱形移位器(图6)允许输入MUX-DAC1的数据延迟-1、0、1或2个CLK周期。因此可以进行数据等待时间的调整直到两个DAC的输出数据同相。这样的话，两个DAC的数据时钟可能相距几个整数时钟(CLK)周期且不再改变。由于DAC的建立和保持时间以数据时钟为基准，所以两个DAC的数据时序必须不同。可以通过驱动DAC的FPGA中的多个DCM来实现。
结论
MAX19692为2.3Gsps、12位、可工作于多个奈奎斯特频带内的DAC，具有集成的4:1输入数据多路复用器，是I/Q应用中的理想器件。当I/Q应用中MAX19692的使用被强调时，所讨论的方案同样适用于其它DAC和应用，比如在多于两个通道应用中使用的MAX5858A。本文所推荐的方案适用于任意数量的DAC。为了对高速器件进行正确的同步，还必须考虑与电路板引线相关的延迟。
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