由J-K触发器组成的分频、计数电路图

图A所示是用CMOS电路J-K触发器组成的除2加法计数线路，表A是其真值表。

图B所示是除3加法计数线路，表B是其真值表。

图A 图B

表A（上）表B（下）

　　图C所示是除4加法计数线路，表C是其真值表。

　　图D所示是除5加法计数线路，表D是其真值表。图中RS端均接低电压。

图C 图D

表C（上） 表D（下）