实现DAC同步的简单的高速逻辑电路图

　　如果DAC使用方波(比如ECL)时钟，两个DAC之间的同步可以用如图所示的简单的高速逻辑电路来实现。为了简单明了，该原理图中的逻辑配置只能实现单端功能。但是实际应用中会使用差分逻辑如ECL来实现高速和低噪声性能。