如何设计一个有效的晶振电路？

晶振存在于大大小小的电路板中，就连小小的吸尘器中也会有晶振的存在，那么如何进行晶振电路设计？本文将以世强代理的Epson晶振为例，探讨晶振电路设计过程中的注意事项。

 

晶振在电路中的设计

1．在电路设计中，我们务必要让晶振，外部电容器与IC之间的信号线尽可能保持最短。其根本在于当非常低的电流通过IC晶振振荡器的时候，线路太长的话，会导致它对EMC,ESD与串扰产生非常敏感的影响。而且线路太长会给振荡器增加寄生电容。

2．特别注意晶振和地的走线。

3．晶振外壳要接地。

4．晶振的位置尽可能要远离时钟线路和频繁切换的信号线。

 

晶振电路在电路板的设计

1．总线信号都用电阻拉一下。之所以这样做的原因有很多，但并一定每个都需要，在上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下。如果拉一个被驱动的信号，电流将会达到毫安级。如果对于数据和地址总线上的信号，都进行上拉，几瓦的功耗都将消耗在上面。

2．CPU和FPGA不用的信号怎么处理

如果选择悬空，受外界一点点干扰，就可能成为反复震荡的输入信号。MOS器件的功耗基本取决于门电路的翻转次数。如果全部上拉，也会有微安级电流，所以最好设置成输出。

3．存储芯片的片选信号接地

大部分存储器在片选有效时候的功耗是片选无效时候的100倍以上，所以最好使用CS来控制芯片，而不要一直接地。并且在满足要求的情况下，尽可能的缩短片选脉冲的宽度。

4．关于信号过冲

大部分信号都是有过冲的，如果过冲不是很大，就不需要添加匹配电阻。如果和输出阻抗匹配上同样大小的电阻，将会导致电流大，提高了功耗，也会减小信号幅度，严重的时候将会导致不能使用。所以对于TTL、LVDS、422等信号，只要做到过冲可以接受即可。

5．电源芯片功耗问题

电源芯片等一些小芯片，手册上写的功耗很小，但是加上负载之后就不一样了。在使用这些芯片的时候，需要注意所带的负载情况。

晶体元件的负载电容是指在电路中跨接晶体两端的总的外界有效电容。是指晶振要正常震荡所需要的电容。一般外接电容，是为了使晶振两端的等效电容等于或接近负载电容。要求高的场合还要考虑ic输入端的对地电容。应用时一般在给出负载电容值附近调整可以得到精确频率。此电容的大小主要影响负载谐振频率和等效负载谐振电阻。

晶振的负载电容CI=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd、Cg为分别接在晶振的两个脚上和对地的电容,Cic（集成电路内部电容）+△C（PCB上电容)，当它的负载电容小于CI时，其振荡频率正向偏移；而当它的负载电容大于CI时，其振荡频率负向偏移。

在输出脉冲频率产生偏移，且调整微调电容C1无效的情况下，可用频率计测出其振荡频率，将其与标称频率32768Hz相比较。若测得频率大于32768Hz，说明负载电容CL偏小。这时可采用图3并联一个附加电容CS，以产生所需的总负载电容CI，即CI=CL CS；若测得频率小于32768Hz，说明负载电容CL偏大，可采用图4串联一个加电容CS，以产生所需的总负载电容CI，即1/CI=1/CL 1/CS。通过对辅助电容CS逐步调整，使振荡频率最终达到或逼近32768Hz。

如果实际的负载电容配置不当,第一会引起线路参考频率的误差.另外如在发射接收电路上会使晶振的振荡幅度下降(不在峰点),影响混频信号的信号强度与信噪.当波形出现削峰,畸变时,可增加负载电阻调整(几十K到几百K).要稳定波形是并联一个1M左右的反馈电阻。