高性能锁相环PE3293及其应用
摘要：在无线通信中，降低频率合成器的相位噪声和抑制其相应的寄生输出，一直是设计者追求的目标。PE3293是Peregrine公司生产的高性能1.8GHz/550MHz双模整数分频集成锁相环电路，它具有超低的寄生输出。文中介绍了PE3293的特点功能和组成原理，给出了PE3293在频率综合器设计中的应用电路。
关键词：频率合成器;相位噪声;寄生输出;PLL;PE3293
1 引言
在无线应用中，相位噪声和寄生输出是频率合成器的关键参数。PHS、GSM和IS-54等相位调制蜂窝系统的RF系统设计均需要低噪声的频率合成模块，
同时频率切换时间和寄生输出的抑制对系统也很重要。频率合成器作为一种高质量的信号源，与电子系统的性能有很大关系。在通信系统中，使用高稳定的信号源，可以充分利用频率资源。实际上，在电子对抗、导航等电子系统中，高指标的信号源会给系统带来良好的性价比，从而为系统设计师提供可靠的技术保障。
频率合成主要有直接式、锁相式和直接数字式三种方法。其中直接式频率合成法由于输出的谐波、噪声及寄生频率均难以抑制而较少采用;目前广泛采用的直接数字式频率合成方法也面临输出频率上限难以提高和寄生输出难以抑制两个难题。而锁相式频率合成器是七十年代锁相技术发展和应用的结果，随着集成化程度的越来越高，各种控制电路、程序分频器、鉴频/鉴相器等数字电路目前已可集成到一个芯片中。因此，现在，许多微波和毫米波频率合成器的设计往往采用锁相式的频率合成方法来实现。
2 PE3293的特点功能
2.1 主要特点
PE3293是Peregrine公司生产的一款高性能1.8GHz/550MHz双模整数分频集成锁相环，它内部集成了脉冲整形电路、鉴频/鉴相器电路、预分频、程序分频器、÷32/33和÷16/17两个双模式分频器、控制电路和锁相指示等电路。由于该IC采用了Peregrine的UTSi CMOS专利技术，因此，它的寄生输出成分在整个工作频段内都极低。PE3293具有以下特点：
●采用先进的寄生输出抑制技术，具有非常好的相位噪声特性和较高的频率稳定度;
●具有÷32/33和÷16/17两个双模式分频器其中前者的工作频率能达到1.8GHz，后者的工作频率能达到500MHz;
●功耗很小，采用双环工作模式时，其典型工作电流为4mA;
●工作电压为2.7～3.3V;
●具有24脚BCC和20脚TSSOP两种封装形式;
●可用于PCS基站、CDMA和手持式无线产品中。
2.2 引脚说明
PE3293具有图1和图2所示的两种封装形式其中 24脚BCC封装只比20脚TSSOP封装多4个保留引脚，其余引脚的引脚定义均相同，表1所列是20脚TSSOP封装的引脚定义。
表1 PE3293(以20脚TSSOP封装为例)的引脚定义
3 PE3293的组成原理
| 序 号 | 名 称 | 类 型 |
功 能 描 述
|
| 1 | N/C | 不连接 | |
| 2 | VDD | 电源，2.7～3.3V，需用一个电容就近旁路接地 | |
| 3 | CP1 | 输出 | PLL1内部的脉冲成形输出，用作外部VCO的输入驱动 |
| 4 | GND | 地端 | |
| 5 | fin1 | 输入 | 从PLL1（RR）VCO来的预分频器输入，最大频率为1.8GHz |
| 6 | Dec1 | PLL1的电源去耦端，有必要用一个电容就近接地 | |
| 7 | VDD1 | PLL1预分频器的电源，一般经3.3kΩ的电阻连到VDD | |
| 8 | fr | 输入 | 参考频率输入 |
| 9 | GND | 地端 | |
| 10 | f0LD | 输出 | 复用器输出，包括PLL1和PLL2主计数器或参考计数器输出/时钟检测信号，以及移位寄存器移出数据 |
| 11 | Clock | 输入 | CMOS时钟输入，在时钟信号的上升沿，各种计数器的串行数据将送入21bit的移位寄存器 |
| 12 | Data | 输入 | 二进制串行数据输入，为CMOS输入数据，MSB先，2bit的LSB为控制比特 |
| 13 | LE | 输入 | 负载使能CMOS入，当LE为高时，21bit的串行移位移位寄存器中的数据字将被送入相应的四个锁存器之一中（由控制比特决定） |
| 14 | VDD2 | 输出 | PLL1预分频器的电源，使用时经3.3kΩ的电阻连到VDD0 |
| 15 | Dec2 | 输出 | PLL1的电源去耦端，有必要用一个电容就近接地 |
| 16 | fin2 | 输入 | 从PLL1（IF）VCO来的预分频器输入，最大频率为500MHz |
| 17 | GND | 地端 | |
| 18 | CP2 | 输出 | PLL1内部的脉冲成形输出，用作外部VCO的输入驱动 |
| 19 | VDD | 2.7～3.3V电源，需经一个电容就近接地 | |
| 20 | VDD | 电源，2.7～3.3V，需经一个电容就近接地 |
PE3293的功能原理框图如图3所示，它主要由21-bit串行控制寄存器、一个复用输出器以及锁相环PLL1和PLL2组成。每个PLL都有一组除N的整数主计数器、一个参考计数器、一个鉴相器以及带内部补偿电路的内部脉冲成形器，而每个除N的整数主计数器则包括一个内部双模预分频器，可用作计数和小数累加。
串行数据输入端Data输入的数据可在时钟Clock 的上升沿逐次移入21bit的移位寄存器，其中MSBM16最先输入，当LE为高时，数据送入最后2位地址位所决定的21bit的移位寄存器的相应地址中。图4所示是PE3293的寄存器位。如果将fLD用作数据输出，那么移位寄存器中的S20 的内容将在Clock 的下降沿送入fLD，这样，PE3293和相应的器件就构成了环状结构。
PLL1(RF)的VCO频率fin1的大小与fr的值有关，它们之间的关系如下：
fin1=[(32×M1)+A1+(F1/32)]×fr/R1
值得注意的是，为了获得连续的信道，必须满足A1小于等于M1，而且fin1必须大于等于1024倍的(fr/R1)。
PLL2(IF)的VCO频率fin2的大小与fr的值有关，它们的关系如下：
fin2 =[16M2+A2+(F2/32)]×(fr/R2)
同理，为了获得连续的信道，必须满足A2小于等于M2，fin2必须大于等于256倍的(fr/R2)。
F1可用于决定PLL1的分频比，如果F1为偶整数，那么，PE3293可自动化简分频数。比如，F1等于12时分数12/32将自动化简为3/8这样，分母就可能为2，4，8，16和32。相应地，F2可用于决定PLL2的分频比。
图4 点击放大
4 PE3293的典型应用电路
PE3293非常适合基于PCS基站的CDMA无线通信系统，它能保持很低的相位噪声和寄生输出成分，而且功耗非常低，使用也很方便，几乎不需要多少外围电路。它的另一个优点是具有一个高阻VCO输入引脚，因此这就避免了在VCO、PLL和RF电路中使用功分器的麻烦。
在频率综合器的设计中，环路滤波器的优化设计要权衡很多因素，环路带宽一般定为步进频率的10%。对二阶环来说，PE3293可以提供快速的锁定时间，而且环路带宽的增加还可以减少锁定时间，但过宽又会导致系统稳定性变差。如果对锁定时间的要求不是很高的话，较窄的二阶环可残留较少的FM而且不需要增加额外的器件;而三阶环在锁定时间和残留FM中可进行较好的协调。PE3293器件中的PLL自带接地电容和成形电路，其中PLL1自带50pF的接地电容，而PLL2自带100pF的接地电容。对于窄带环路滤波来说，这些电容是相对透明的。但随着环路带宽的增加，内部电容将起主要作用，它将限制环路带宽。而对大多数应用系统来说，这不是考虑的主要因素。比如，当PLL1用作步进频率为80kHz时，环路带宽可以为8kHz。这对于二阶环和三阶环的环路滤波器的设计来说，利用Peregrine公司的软件Int-N_PD_LPF很容易实现。该软件可以在Peregrine公司的主页上免费下载。
图5 点击放大
数据输入端Data输入的数据在时钟输入Clock 的上升沿逐次移入21bit的移位寄存器且MSB(M16)在先，因此，当LE为高时，数据送入由图4所示的最后2位地址位所决定的21bit移位寄存器的相应地址中。比如，当程序对计数器A1进行控制 时，送入寄存器的最后两比特(S0, S1)应为(1,1)，计数器A1中的5比特位可以按表2设置。因此，在正常情况下，即使不用PLL2IF S16也应设为0。应注意的是，PE3293的工作模式、鉴相器极性和功率控制均可以由C10～C14和C20～C24来控制。
表2 PE3293的计数器设计表
分频比MSB LSB地址位
S11S10S9S8S7S1S0
A14A13A12A11A1011
00000011
10000111
20001011
------11
311111111
在该频率合成器的程序控制中，如果控制引脚处于低阻状态，将有可能产生频率波动现象，这种情况可以通过51Ω的串联电阻来解决。在图5中，第1、7、13、19和23为保留引脚，可以将其连接到地或电源。为了获得最好的效果，Cin1(第5脚)应尽可能地靠近这些引脚，并对VCO部分接地引线采用RF布局布线技术，以免引入干扰。
5 结语
本文介绍了PE3293的基本原理和应用方法，利用该专用集成芯片设计的频率合成器具有较好的相位噪声特性、锁定时间和抑制寄生输出。在偏置为1kHz时，该器件的相位噪声小于60dBc/Hz，寄生输出小于-70dBc;步进为100kHz时，锁定时间小于2.3ms。
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