关于可穿戴设备电路保护你不敢问的15个问题

最近你有没有参加电子产品或设计展览会？有没有去过大型零售商的商店或者浏览过电子产品供应商的网页？如果是这样的话，你可能看到过许多可穿戴技术的应用实例，包括智能眼镜、服装、腕戴饰物、鞋类、颈饰和头带。可穿戴计算是目前市场上最为热门的消费类电子产品发展趋势之一。据IDTechEx预测，其全球销售额预计将从2014年的140亿美元增长至2024年的超过700亿美元。

随着消费者越来越依赖于诸如智能眼镜、健身腕带等可穿戴设备，采用先进的电路保护技术以保护设备和用户便成为电路设计人员所面临的任务。这些设备在与用户的亲密接触中常常会产生静电放电，如果没有适当的保护措施，会导致设备的感应电路、充电接口、按钮或数据输出和输入端不可挽回的损坏。

电路设计人员在设计过程中面临许多挑战。这些挑战来自于大多数可穿戴设备不断变小的外形以及对于改善设备性能的需求。针对关于设备大小和外形尺寸、TVS二极管和其耐受水平、静电放电击穿放电、低电容与性能要求、以及早期静电放电规划和保护的好处的15个重要问题，本文专门给出了答案。这些答案将有助于今天的电路设计人员在可穿戴技术设计时提高性能、安全性和可靠性。

常见问题解答：

设备尺寸和形状因素

尺寸与静电放电稳健性的基准是什么？

答：过去，为了达到优异的静电放电性能（低钳位电压），需要大的二极管结构。现在由于晶圆制造工艺和后端组装能力的稳步提高，小形状因数具有强健的静电放电保护成为可能。例如，力特公司通用的01005瞬态电压抑制（TVS）二极管可以承受30kV的接触放电（根据IEC 61000-4-2）。其还拥有小于1Ω的动态电阻值。

运用最新的静电放电保护技术可以缩小多大面积？

答：TVS二极管最为常见的分立形状因数为SOD882封装，相当于长1.0mm、宽0.6毫米的外形。转而采用0201的形状因数（0.6mm*0.3mm）可以使设计人员节省大约70%的电路板面积。如果采用01005外形，与SOD882相比节省的面积超过85%！

小形状因数有哪些缺点？为了适应小形状因数，是否需要在性能上做出妥协？

答：根据第一个问题中所讨论的技术进步，我们并没有发现在静电放电性能上有任何缺点。具有小形状因数的分立半导体元件可以具有与比尺寸更大的对应元件（如SOD323、SOD123）同等水平的静电放电稳健性（30kV）和低钳位性能（动态电阻< 1Ω）。然而，该元件的小尺寸可能会对制造造成挑战。尺寸为0.4mm*0.2mm的01005封装需要精心设计的电路板处理（焊盘、模板厚度等），以确保元件在回流焊接工艺中不会滑动或成为“墓碑”。

TVS二极管和静电放电击穿放电

如果我需要在集成电路（IC）的每个引脚上设计分立的TVS二极管，是否会占据更多的电路板面积并会导致物料清单（BOM）增加？

答：在一般情况下，大多数设计并不需要在集成电路的每个引脚设计板级TVS二极管。相反，设计人员应确定哪些引脚会暴露于应用的外部。典型的电路包括USB、音频、按键/开关控制和其他数据总线。由于添加这些分立器件会占用电路板空间，因此致力于减小它们的尺寸是很重要的。事实上，我们现在已经达到0201和01005外形尺寸的这种程度。对于某些应用来说，还有一些节省空间的多通道阵列可用。

当集成电路设计人员创建使用较低工作电流的产品时，终端应用（如智能手机或平板电脑）是否依然可靠？

答：静电放电保护器件制造商将会继续致力于开发具有越来越低钳位电压的产品。像力特这样的公司也会与板级设计人员合作，以确保正确的电路布局做法得以遵循，以保护应用的可靠性。具有低动态电阻的耦合产品与正确的电路板布局做法将确保即使具有最敏感的集成电路的应用依然有可靠表现。

如何在单向和双向TVS二极管之间进行选择？

答：单向二极管通常用于直流电路，包括按钮和开关。它们也被设计用于没有负电压作为信号一部分的数字电路中（如USB、HDMI等）。双向二极管被用于交流电路中，其可能含有具有大于-0.7V负分量的任何信号。这些电路的例子包括音频、模拟视频、遗留数据端口（如CAN、LIN、RS-485等）和RF接口（如蜂窝、蓝牙、NFC等）。

使用TVS二极管对集成电路引脚进行保护，（输入/输出、接地）电路板布线的关键考虑因素有哪些？

答：与雷电瞬态不同，静电放电不会持续长时间释放大量的电流。相反，重要的是在极短的时间内（< 200纳秒）将来自受保护电路的静电放电电荷降低至静电放电参考值。迹线的长度（从输入/输出线到静电放电组件；从静电放电组件接地）是最主要的因素，而不是接地线的宽度。这一长度应保持尽可能的短，以限制寄生电感。正因为如此，最近的封装发展包括µDFN直接与数据通道配合，以消除对电路板布线的技术要求。

接地路径的长度影响着寄生电感，而宽度则影响着寄生电容。就形状因素而言，我该如何避免静电放电击穿放电？

答：电感对静电放电瞬变的作用类似于扼流圈，而且会降低保护性能。寄生电容会降低高速信号的性能。设计人员不仅仅只是最大程度地减少短迹线的长度/宽度，而且要试图消除它。对于数据或信号线的连接，如果可能的话，将焊盘置于引线之上或其旁边。针对分立二极管以及许多被设计放置于数据道上的阵列都可以这样做。这一点突出说明了在设计过程中尽可能早地考虑板级静电放电保护方法的必要性。

这些TVS二极管的人体放电模型（HBM）或带电器件模型（CDM）是什么水平？对于具体的可穿戴技术，该如何确定理想的HBM？

答：HBM和CDM为使应用运行的集成电路（包括处理器、内存和ASIC）的静电放电稳健性的名称表示。并不是系统级静电放电稳健性或免疫性的名称表示。通常情况下，诸如智能手机和个人电脑的应用的特点是符合IEC 61000-4-2标准。作为一个系统级的规范，其允许设计人员来确定静电放电器件是否具有经受系统级瞬变及保护系统所需的稳健性和钳位能力。对于板级静电放电器件，设计人员可以通过查阅IEC 61000-4-2中的额定值（8kV接触放电、12kV接触放电、15kV接触放电等）来确定他们的稳健性。此外，查看动态电阻值（1Ω、0.5Ω等）来确定这些器件所提供的保护水平。对于可穿戴技术，具有高IEC额定值和低动态电阻是特别重要的。

低电容与性能

基于电容、信号完整性和静电放电钳位电压之间的联系，低电容是否会影响性能？

答：由于在电容和静电放电性能方面已取得了显著的进步，在这两种特性之间不再有折衷。例如，新的晶圆制造工艺允许设计人员创建一个具有0.5pF电容（或更低）但是依然具有低于1Ω动态电阻的保护器件。因此，这些低电容二极管不会存储任何电荷或影响高速信号的完整性。低动态电阻值确保了它们同样具有低钳位电压。

有些应用设计人员考虑将聚合器件和齐纳二极管作为我们所讨论的半导体静电放电解决方案可行的替代方案。然而，认识到所有这些选择方案具有非常不同的特性（包括动态电阻）是非常重要的。对于具有强大的芯片上保护（根据HBM）或者以传统工艺（如130nm）制造的芯片组，聚合物和齐纳二极管可以提供足够的保护。相比之下，采用非常密集的拓扑结构（如45nm和22nm）制造的现代集成电路对静电放电脉冲非常敏感，需要半导体TVS二极管具有较低的动态电阻。至关重要的是，电路保护解决方案应能满足需要保护的集成电路的需求。

早期静电放电规划与后期保护

保护新应用最具挑战性的是哪一方面？

答：最大的挑战是使电路设计人员确信电路保护从设计过程的一开始便很重要。由于并没有为顾客的产品增加感知价值或增强应用的功能，电路保护器件在设计过程结束时进行电磁兼容性（EMC）测试之前都往往被忽视了。板级静电放电保护可以确保这些创新设备能够在其整个预期寿命中提供安全、可靠的性能表现。了解这一点对于设计人员来说非常重要。

为什么在设计和规划阶段加入电路保护如此重要？

答：电路设计人员应在设计阶段的早期考虑采取静电放电保护，以便在他们的方案被其他组件（包括变压器、共模扼流圈和无源器件）所限制之前可以选择理想的保护器件，并选择最佳的布局/位置。

如果不在设计过程的早期实施电路保护，是否有可能在设计中的重要位置留出一些0805或0603封装空间？

答：如果设计人员在电路板布局的早期阶段没有足够的时间完整地进行静电放电保护分析，应该可以在每个输入/输出端口或预计静电放电会进入应用的位置设置插槽。由于电路板空间有限，考虑选择0402或0201封装。因为这些封装非常常用，因此可以很容易从多个供应商处采购到部件。

为了消除电磁干扰（EMI），是否可以使用铁氧体磁珠、滤波电容或齐纳二极管在设计过程的后期考虑加入静电放电保护？

答：幸运的是，针对静电放电保护有多种解决方案可选。要为某个特定的应用找到最佳的解决方案，对电路的特性、成本和电路板实现加以考虑是至关重要的。

以使用铁氧体磁珠的应用为例。虽然铁氧体磁珠可以作为低速电路的有效静电放电解决方案，但并不适合用于如USB 2.0、USB 3.0、HDMI等的高速电路。对于这些电路，能够应对静电放电脉冲的电感也会带来信号完整性方面的问题。如果与数据线并联使用一个低电容的TVS二极管或二极管阵列（<<1pF）以将静电放电瞬变从集成电路分流，效果将会更好。由于低电容不会干扰数据信号传输，而TVS二极管/二极管阵列的钳位作用能够为集成电路提供保护，因此这种解决方案是比较理想的。

像齐纳二极管之类的解决方案会钳制静电放电事件。然而，它们的优化是针对电压调整，而不是瞬态电压抑制。也正由于如此，它们的动态电阻和钳位电压都要比TVS二极管和二极管阵列的要高。另一个缺点是它们无法经受多次的静电放电冲击。

除了选择正确的抑制器件，好的电路板布局的意义是什么？

答：由于空间有限，而且其他一些组件也会争夺空间，电路板布局就显得非常重要。为了获得最佳性能，静电放电抑制器的布置应非常靠近连接器（静电放电进入点）。如果从受保护线路到抑制器之间有短迹线，其应该尽可能的短。这将有助于减少电感过冲，而电感过冲会通过增加过大的电压（压力）对集成电路造成损坏。长引线会增加静电放电接地路径上的电感，这将导致静电放电过程中产生电感过冲。在电感过冲期间形成的电压会加至静电放电保护元件的自然钳位响应中。因为如此，所要保护的集成电路会经历比预期高得多的电压，这可能会导致集成电路故障。采用推荐的电路板布局策略，设计工程师将可提高静电放电保护电路的效率和可靠性。

（文：James Colby，力特公司半导体事业部业务和技术开发经理）